在前兩篇筆記中，我們完成了反相器電路圖的設計與電路仿真，驗證了其邏輯功能與基本性能。本筆記將進入模擬集成電路設計的核心環節之一——物理實現，即使用Cadence Virtuoso完成反相器的版圖（Layout）設計，并進行至關重要的版圖后仿真（Post-Layout Simulation），以驗證物理實現后的電路性能是否滿足設計預期。

一、 版圖設計：將電路圖轉化為物理圖形

版圖是集成電路的“物理藍圖”，它定義了每一層掩模（如擴散層、多晶硅層、金屬層等）上的幾何形狀。設計目標是：

1. 功能正確性：精確實現反相器（一個PMOS和一個NMOS）的電氣連接。
2. 設計規則檢查（DRC）：必須符合晶圓廠提供的物理設計規則（如最小線寬、間距、包圍等），否則無法正確制造。
3. 面積優化：在滿足規則和性能的前提下，盡可能減小芯片面積。
4. 性能考量：版圖寄生參數（如電阻、電容）會影響電路速度與功耗。

設計步驟簡述：
1. 創建版圖單元：在Library Manager中，為之前設計的“inverter”電路單元創建一個對應的版圖視圖（Layout）。
2. 調用并放置器件：
* 從PDK庫中調用NMOS和PMOS的版圖器件（通常為pcell），根據電路圖尺寸（如前仿設定的W/L）實例化。

• 注意PMOS需要放入N阱（N-well）中，而NMOS在P襯底上。需先繪制或調用合適的N阱。

1. 布局與布線：

• 布局：合理擺放兩個晶體管，考慮電源線（VDD）、地線（GND）、輸入（IN）、輸出（OUT）的走線路徑。通常將PMOS和NMOS的柵極對齊以便連接輸入，二者的漏極對齊以便連接輸出。

• 布線：使用金屬層（如Metal1）繪制導線，連接晶體管的源極、漏極、柵極以及電源、地、輸入輸出端口。

• 添加接觸孔（Contact）和通孔（Via）：在需要連接的不同層之間（如多晶硅到金屬1，擴散區到金屬1）放置接觸孔；在不同金屬層之間放置通孔。

1. 添加引腳（Pin）：在輸入、輸出、電源、地的金屬線上，用text層添加標識（如IN， OUT， VDD， GND），并指定其端口類型（input， output， inout）。
2. 運行DRC檢查：使用Verify -> DRC工具，選擇工藝對應的規則文件。仔細修正所有DRC錯誤，直至報告“clean”。

二、 電氣規則檢查（LVS）與寄生參數提取

完成DRC后，版圖只是一個符合制造規則的圖形，我們需要驗證它是否與原始電路圖在電氣連接上一致。

1. LVS（Layout vs. Schematic）：

• 工具（如Calibre）會將版圖提取成一個網表（提取出的晶體管及其連接關系），并與原始電路圖網表進行比較。

• 運行LVS（Verify -> LVS），確保“Netlists match successfully”。如果失敗，需根據報告逐項排查連接錯誤、器件匹配錯誤或引腳命名錯誤。

1. 寄生參數提取（PEX）：

• 這是后仿真的基礎。真實的版圖中，金屬連線并非理想導體，它們存在寄生電阻（R）和寄生電容（C）。

• 運行PEX工具（通常在LVS工具中或單獨提取工具），根據工藝文件，提取出版圖的所有寄生電阻和電容信息，生成一個包含寄生元件的spice網表（通常后綴為.pex或.sp）。

三、 版圖后仿真（Post-Layout Simulation）

這是將物理設計效應納入仿真的關鍵一步，結果最接近芯片的實際性能。

1. 建立后仿真環境：

• 在Virtuoso ADE（Analog Design Environment）中，新建一個仿真測試。

• 不同于前仿時調用電路圖（schematic），此時需要調用PEX提取后生成的寄生參數網表文件作為仿真對象。可以在測試電路中直接包含該網表，或者通過配置仿真庫路徑來指向它。

1. 設置仿真條件：

• 與前仿類似：設置相同的電源電壓（如VDD=1.8V）、輸入信號（如瞬態分析中的方波脈沖）、工藝角（tt， ss， ff等）、溫度等。

1. 運行仿真并分析結果：

• 運行瞬態分析，觀察輸入輸出波形。

• 關鍵對比：將后仿結果與前仿（理想情況）結果疊放在一起對比。通常會觀察到：

• 輸出波形邊沿變緩：由于寄生RC導致充放電速度變慢，上升時間（tr）和下降時間（tf）增加。

• 傳播延遲增加：信號從輸入到輸出的延遲（tpLH， tpHL）明顯大于前仿值。

• 波形可能出現輕微過沖或振鈴：由于寄生電感和電容的諧振效應。

• 測量關鍵參數：延遲時間、功耗、噪聲容限等，判斷是否仍滿足設計指標。

1. 結果分析與迭代：

• 如果后仿性能下降過多，不滿足要求，則需要返回修改版圖。常見的優化方向包括：

• 加寬關鍵路徑（如輸出節點）的金屬線寬，以減少連線電阻。

• 優化布線，縮短關鍵信號線的長度，以減少寄生電容。

• 重新布局，使連接更緊湊。

• 修改后，必須重新進行DRC、LVS、PEX和后仿真流程，直至性能達標。

四、

從電路圖到版圖，再到后仿真，是一個完整的“設計-驗證-迭代”閉環。版圖后仿真是確保設計能夠成功流片并工作的最后一道、也是極其重要的仿真驗證關口。它揭示了物理實現的真實代價——寄生效應。通過本次反相器的實踐，我們初步掌握了在Cadence Virtuoso平臺下進行全定制模擬集成電路物理設計與驗證的基本流程和核心概念，為后續更復雜電路（如運算放大器、比較器）的設計打下了堅實的基礎。記住，優秀的模擬設計工程師必須對版圖寄生效應有深刻的直覺和理解。